VHDL ve FPGA Programlamada Clock Domain Crossing Eğitimi
Bu video, bir eğitmen tarafından sunulan VHDL ve FPGA programlamada timing serisinin 37. dersi olup, Derya Deniz adında bir kişi de yer almaktadır. Video, timing analizinin son konusu olan clock domain crossing'i ele almaktadır. Eğitmen önce timing analizinin genel yapısını özetleyerek başlıyor, ardından clock domain crossing'in neden önemli olduğunu açıklıyor ve Vivado'da bir örnek proje tasarımı yaparak "CDC Flag" adlı devre çözümünü gösteriyor. Bu devre, farklı frekanslı modüller arasında sinyal transferini sağlayarak meta stability durumlarını önlemektedir. Videoda farklı frekanslı clock'lar (100 MHz ve 133 MHz) kullanılarak simülasyonlar yapılmakta ve devrenin çalışma prensibi gösterilmektedir. Eğitmen, bir sonraki derste bu tasarımın Vivado üzerinde sentezlenmesi ve timing hatalarının nasıl giderileceği anlatılacağını belirtiyor.
- youtube.com