HDL FPGA Programlama Dersi 3: Vivado'da Proje Oluşturma ve Tasarım
Bu video, Mehmet Burak Aykenar tarafından sunulan HDL FPGA programlama derslerinin üçüncü bölümüdür. Eğitmen, Vivado 2016.1 programında FPGA projesi oluşturma ve tasarım sürecini adım adım göstermektedir. Video, Vivado'da yeni bir proje oluşturma, FPGA board seçimi, proje ayarları ve IP katalogu gibi temel kavramları kapsamaktadır. Ayrıca VHDL kaynak dosyası oluşturma, ST Logic kütüphanesi kullanımı, entity ve architecture tanımları, giriş-çıkış sinyallerinin tanımlanması ve basit bir AND devresi tasarımı gösterilmektedir. Videoda ayrıca FPGA'nın iç yapısı, slice, lookup table, block RAM ve DSP blokları gibi donanım bileşenleri hakkında bilgiler verilmektedir. Eğitmen, bir sonraki derste constraint ekleme, simülasyon yapma ve FPGA'ya gömme konularının işleneceğini belirterek videoyu sonlandırmaktadır.
- youtube.com