Buradasın
VHDL FPGA Programlama Dersi: Clock Domain Crossing ve Timing Analizi
youtube.com/watch?v=LIW549Sf3kIYapay zekadan makale özeti
- Kısa
- Ayrıntılı
- Bu video, bir eğitmen tarafından sunulan VHDL FPGA programlama ders serisinin 38. bölümüdür. Eğitmen, timing analizi konusunu detaylı bir şekilde ele almaktadır.
- Video, FPGA ve ASIC'te timing analizinin önemini vurgulayarak başlıyor ve özellikle clock domain crossing (CDC) konusuna odaklanıyor. Eğitmen, Vivado programında pin atama, clock constraint ve timing constraint ekleme işlemlerini göstererek, farklı frekanslarda çalışan clock domainleri arasında sinyal aktarımının nasıl yapılacağını ve bu süreçte dikkat edilmesi gereken noktaları açıklıyor. Ayrıca, timing hatalarının tespiti ve çözümü için gerekli adımları adım adım anlatıyor.
- Videoda ayrıca, lisans seviyesinde zorlu bir konu olan timing analizinin mülakatlarda ve problem çözme süreçlerinde faydalı olabileceği belirtiliyor. Video, Jared Diamond'ın "Tüfek, Mikrop ve Çelik" kitabının tanıtımıyla sona eriyor.
- 00:01VHDL Programlama Dersi Özeti
- VHDL programlama ders serisinin 38. derste, 30. dersten itibaren yapılan timing analizi (zamanlama analizi) konusu ele alınacak.
- Timing analizi, devrenin istenilen clock frekansında düzgün çalışıp çalışmayacağını kontrol etmek için yapılan bir analizdir.
- Timing analizi özellikle ASIC'te çok önemli bir konu olup, günümüzde devrelerin büyümesiyle ve güç tüketiminin problem haline gelmesiyle kullanım alanı artmaktadır.
- 01:44Clock Domain Crossing Problemi
- Geçen derste clock domain crossing (saat domaini kesişimi) problemi ve çözümü anlatılmıştır.
- Tasarlanan devrede, 100 MHz'de çalışan bir clock ile 133 MHz'de çalışan başka bir clock arasında flag sinyali aktarımı yapılmıştır.
- Tasarlanan devre simülasyonlarda doğru çalışsa da, her koşul altında çalışmayabilir.
- 02:58Timing Analizi Örnekleri
- Flag gönderim sıklığı ve yüksek frekans domaininden düşük frekans domainine sinyal aktarırken aradaki boşluklar önemli faktörlerdir.
- Veri çok hızlı geliyorsa, farklı önlemler alınması gerekir, ancak bu mimari çözüm değildir.
- Hızlı clock domain'i daha yavaş (250 MHz'den 150 MHz'e) çekildiğinde ve flag gönderim sıklığı 5 clock'da bir yapıldığında sorun çözülmüştür.
- 07:17Örnek Uygulama
- Sistem 1 ve Sistem 2 arasında iki sayı toplama işlemi yapan bir örnek uygulama tasarlanmıştır.
- Sistem 1, 8 bitlik iki sayı alıp Sistem 2'ye gönderir ve flag sinyali ile senkronize olur.
- Sistem 2, sayıları toplar ve sonucu geri gönderir, ardından flag sinyali ile sistem 1'e bildirir.
- 08:22Kod Tasarımı
- Sistem 1 kodunda, enable sinyali geldiğinde numbers değerleri atanır ve flag sinyali bir clock boyunca bir yapılır.
- Sistem 2 kodunda, flag B sinyali geldiğinde numbers değerleri toplanır ve sonuç flag B out'a yazılır.
- İki domain arasında CDC flag kullanılarak sinyal aktarımı sağlanır.
- 12:57Sentez ve Pin Atama İşlemi
- Proje sentezleniyor ve clock constraint ekleniyor.
- IO constraint için "Tools" menüsünden "AutoPlace" ve "Fix All Ports" komutları kullanılıyor.
- Clock constraint oluşturmak için "Edit Timing Constraint" seçeneği kullanılıyor ve iki farklı clock (Clock A ve Clock B) için periyot değerleri belirleniyor.
- 16:10Implementasyon ve Timing Hatası
- Proje implementasyon için "Run Implementation" komutu kullanılıyor.
- Implementasyon sırasında "Implementation Complete Fail Timing" hatası oluşuyor.
- Hata raporunda "The design fail to meet the timing constraints" mesajı görüntüleniyor.
- 18:40Timing Hatasının Analizi
- Timing hatasının nedeni, sinyallerin farklı clock domain'ler arasında geçiş yaparken oluşan faz farkı.
- Clock A ile clocklanan flip flop'lar arasında 2,5 nano saniye gecikme varken, clock B ile clocklanan flip flop'lar arasında 7,5 nano saniye gecikme bulunuyor.
- Bu faz farkı nedeniyle, clock A'dan clock B'ye giden sinyal, clock B'den clock A'ya giden sinyalden önce ulaşıyor ve flip flop'lar sinyali alamıyor.
- 26:42Çözüm Yöntemleri
- Timing hatasını çözmek için clock domain geçişlerini ignore etmek veya maksimum delay vermek gerekiyor.
- Tool, devrimin doğru çalıştığını bilse bile senkronizasyonu anlayamadığı için constraint belirtmek gerekiyor.
- Bir sonraki derste bu konuların detaylı olarak anlatılacağı belirtiliyor.
- 27:39Kitap Tavsiyesi
- Konuşmacı uzun süredir kitap tavsiyesinde bulunmadığını, ancak ilk derslerden itibaren faydalı olduğunu düşündüğü kitapları tavsiye etmeye çalıştığını belirtiyor.
- Önceki tavsiyesi Noel Yuah Harari'nin "Tüfek, Mikrop ve Çelik" kitabıydı.
- Harari, bu kitabı okuduktan sonra "Sapiens" kitabını yazmaya karar vermiş.
- 28:15Jared Diamond'ın Kitabı
- Jared Diamond'ın kitabı, 1532'de İspanyol kaşif Pizarro'nun tek bir adam bile kaybetmeden 10.000 askere ve yaklaşık 15-16 milyon nüfusa sahip İnka İmparatorluğu'nu İspanya mülkiyeti haline getirmesini açıklıyor.
- Yazar, Papağan Yeni Gine'de yerel insanlara "Neden siz geldiniz buraya? Bizi istila ettiniz, medeniyet getirdiniz? Niye biz bunu yapamadık?" sorularını sormuş.
- Kitap, medeniyetlerin gelişimini, Avrupa medeniyetinin ileride olmasının nedenini, Avrasya medeniyetinin medeniyetin beşiği olmasının nedenini, Avustralya, Amerika ve Afrika kıtalarının neden olamadığını ele alıyor.
- 29:55Kitabın Mesajı
- Kitabın sonunda yazar, ırkçılığa karşı bir mesaj veriyor.
- Kitap, nasyonal sosyalizmin ve Darwin teorisindeki "Aryan ırk Avrupa'dır, diğerlerini yok etmelidir" tezine karşı bir kitap olarak tanımlanıyor.
- Yazar, binlerce yıllık şartların Avrupa-Avrasya medeniyetini bu hale getirdiğini, aynı genetikteki Avustralya Aborjinleri veya Amerikalı yerlileri Avrasya'ya koysaydık onlar da bu hale geleceğini belirtiyor.